Apuntes

Clase 13/09/2021

En este clase observamos el uso de como interpretar una ecuación de Bool hacia una table de verdad y seguido de esto intrepretar lo compuertas logicas. 

Evidencia de clase

Clase 22/09/2021

Lógica programable 

La tecnología de la lógica programable ha significado un cambio de paradigma en el diseño electrónico: un circuito que puede modificarse vía software; ofreciendo una gran cantidad de ventajas y posibilidades. Este cambio de paradigma en la forma de diseñar también ha producido importantes transformaciones en la forma de enseñar. 

Memoria de sólo lectura: (normalmente conocida por su acrónimo, Read Only Memory). En su sentido más estricto, se refiere sólo a máscara ROM en inglés MROM (el más antiguo tipo de estado sólido ROM), que se fabrica con los datos almacenados de forma permanente, y por lo tanto, su contenido no puede ser modificado. Sin embargo, las ROM más modernas, como EPROM y Flash EEPROM se pueden borrar y volver a programar varias veces, aun siendo descritos como "memoria de sólo lectura (ROM), porque el proceso de reprogramación en general es poco frecuente, relativamente lento y, a menudo, no se permite la escritura en lugares aleatorios de la memoria. A pesar de la simplicidad de la ROM, los dispositivos reprogramables son más flexibles y económicos, por dicha razón, las máscaras ROM no se suelen encontrar en hardware producido a partir de 2007.

Matriz lógica programable PAL

Dispositivos PLA resuelve el problema de las PROM; debido a que, tiene tanto el plano AND como el OR programables. De forma que solo se seleccionan los productos de términos necesarios para las diferentes aplicaciones mientras que los dispositivos pal es el intermedio entre una PROM y un PLA; debido a que, por cada entrada que se agregue no será necesario duplicar la cantidad de fusibles y el tener un plano fijo conduce a un menor retardo en la circuitería interna.

 Evidencia de clase Notas de clase

Clase 27/09/2021

Se realizo una practica en la pagina de https://www.edaplayground.com/

bajo algunos ejemplos del sitio web, como lo fueron VHDL - Basic OR Gate, en esta pagina observamos el comportamiento que tiene una compuerta básica OR en VHDL.

Como podemos observar en la primera imagen tenemos un pagina del ejemplo. La cual tenemos dos ventanas de ejecución. La primera en la parte derecha es -- Testbench y la de la derecha es desing. En la siguiente imagen podemos ver el comportamiento de la compuerta OR con dos variables de entrada A, B y una salida en Q. El comportamiento lo vamos a observar debido a las comparaciones que estan asignadas en en -- Testbench

En este siguiente imagen podemos observar el comportamiento de las variables de A y B y su reacción que este tendrá a la salida de Q. Es fácil observar su comportamiento por lo que solo lo veremos con uno lógico o cero lógico de esta manera es mucho mejor entender el código,

 

El reto de la clase fue modificar el código para alguna deferente compuerta como la compuerta AND. La cual veremos a continuación.

Para esto fue un poco diferente ya que tuvimos que modificar un poco el código y eliminar algunas elementos que no, nos servían para esta compuerta. Como lo podemos apreciar en el código de arriba.

Evidencia de libreta: Notas de clase

Clase 06/10/2021

Es la siguiente clase realizamos un problema.

Para elaborar el problema sugerido, utilizaremos el programa en la paguina de https://www.edaplayground.com/. Para comenzar utilizaremos la programación previamente establecida de los ejercicios de la pagina web. 

Usaremos la plantilla de VHDL - Basic OR Gate, una vez abierta la interfaz debemos modificar algunos aspectos de la programación, del nuevo ejercicio propuesto. 

Una vez cambiado la programación en la ventaja de besing.vhd por el programa de la imagen debemos agregar la nueva entrada en C en la ventana del testbench.vhd. 

Una vez debemos guardar nuestro documento y simular, para observar cual es el comportamiento de las entradas con respecto a la salida Q. 

Como podemos ver en la simulación el comportamiento de las variables en distintos esenarios van aser distintos cuando estos esten en uno o cero logico, y el tiempo dado en 10ms con la que se encuentra la programación. Link del ejercicio